电路可靠性评估、测试及关键性单元定位
项目概况
- 名称：电路可靠性评估、测试及关键性单元定位。简介：在电路 设计过程中，及时动态了解与掌握所设计电路的可靠性水平，并给出关键性单元的定位，有利于加速芯片的设计，从而降低成本。本项目基于概率模型，结合智能算法，一方面在电路的不同抽象层次（包括晶体管级、门级与寄存器传输级）实现了面向输入向量的电 路可靠性的快速准确评估；另一方面，通过基准化分析策略，还实现了对电路中关键性单元的快速准确定位，使有利于电路的优化设 计。另外，基于Pareto支配原理，给出了电路设计过程中有关面 积、功耗与可靠性等多设计约束目标的协同优化方法。还有，基于多扫描链的内建自测试技术，结合智能算法，在保证较高故障覆盖率的前提下实现了测试向量的自动化生成。在电路设计过程中，上述工作有助于根据产品所需较好地平衡其功耗、面积、时延与可靠 性之间的冲突关系，使加快电路的设计进程。
团队介绍
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